一种基于AXI总线的数据预处理方法

本发明公开了一种基于AXI总线的数据预处理方法,通过获取请求模块需要预处理的运算逻辑指令；在读地址通道上设置用于传递运算逻辑指令的信号AR-INST的传输通道,在读数据通道上设置信号R-INST的传输通道；所述信号AR-INST随读请求通过读地址通道到达目的模块后被转发给信号R-INST；通过在AXI总线的读数据通道上设置若干个预处理模块；信号R-INST随读数据通过读数据通道传递到预处理模块,预处理模块依次对读数据进行运算处理,将处理后的读数据返回到请求模块,本发明通过预处理模块对读数据的预处理,减少了请求模块的计算负担,提高了请求模块的处理性能。

2021-10-19

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时效预校准方法及系统

为了解决现有技术的不足,本发明提供一种时效预校准方法及系统,包括：通过设计数据构建数据库；将所述数据库中的数据作为输入,进行时序预校准,获得预测的数据；并将所述预测的数据和所述数据库中的数据进行比较,得到提取缩放因子；将所述提取缩放因子设置到所述P&R工具中,进行增量优化,自此完成时序预校准。本发明所述的方法从布局阶段开始进行时序校准,有效减少了因签核阶段的改进空间较小出现时序收敛失败的可能性；并且,通过修改电容、电阻的提取缩放因子增强了P&R工具和Signoff工具STA结果的一致性,可减少因过度约束造成对面积和功耗的负面影响,同时大大减少了ECO迭代的次数。

2021-10-15

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延时电路及其驱动方法、集成电路及电子设备

一种延时电路及其驱动方法、集成电路及电子设备,该延时电路包括第一延时电路和第一信号线。第一延时电路包括多个第一延时子电路,至少一个第一延时子电路与第一信号线连接。每个第一延时子电路包括控制端、传输元件和功能元件,传输元件和功能元件彼此连接。第一延时子电路配置为响应于第一延时子电路的控制端接收的绕线延时控制信号,控制传输元件的状态以调整功能元件与第一信号线之间的耦合状态。第一延时电路配置为响应于各个第一延时子电路分别接收到的绕线延时控制信号,基于各个第一延时子电路的功能元件与第一信号线之间的耦合状态,对第一信号线上传输的信号增加绕线延时。该延时电路能够灵活控制绕线延时的大小,加快时序收敛速度。

2021-10-15

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数据链路的提取方法、装置、电子设备和存储介质

一种数据链路的提取方法、装置、电子设备和存储介质。该数据链路的提取方法包括：从多个器件和多个端口中选择待分析的至少一组数据链路端点；对多个器件和至少一组数据链路端点进行时序处理,以使得数字电路中除至少一组数据链路端点外的其他器件均不具有时序器件特性；基于经过时序处理后的多个器件和至少一组数据链路端点,确定每组数据链路端点对应的所有数据链路。该数据链路的提取方法通过将数字电路中除至少一组数据链路端点外的其他器件设置为不具有时序器件特性的组合逻辑器件,获得数字电路中的所有数据链路,以用于电路优化、电路时序评估等其他处理。

2021-10-08

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集成电路设计方法、装置、电子设备和可读存储介质

一种集成电路设计方法、装置、电子设备和计算机可读存储介质。该集成电路设计方法包括：获取多个时序路径中发生时序违反的至少一个目标时序违反路径；确定至少一个目标时序违反路径的逻辑单元集合,逻辑单元集合中的元素为至少一个目标时序违反路径所包含的逻辑单元；计算逻辑单元集合中每个逻辑单元对应的特征距离；基于每个逻辑单元对应的特征距离,从逻辑单元集合中确定目标单元；以及基于目标单元,复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构,以利用克隆电路逻辑结构降低目标时序违反路径的时序违反程度。该方法可以缩短逻辑复制的时间,可以自动对较多的时序违反路径进行处理,从而提高了实现时序收敛的效率。

2021-10-08

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芯片设计方法、芯片设计装置及非暂时性存储介质

一种芯片设计方法、芯片设计装置及非暂时性存储介质。该芯片设计方法包括：获取芯片设计代码；对芯片设计代码进行第一逻辑综合处理,以得到第一综合网表；基于第一综合网表进行第一布局布线处理,以得到第一版图网表,其中,第一版图网表包括至少一个设计功能模块,该至少一个设计功能模块包括多个功能单元；基于第一版图网表,对该至少一个设计功能模块中的该多个功能单元进行聚类处理,以确定该多个功能单元中预定比例的目标功能单元；提取预定比例的目标功能单元的物理信息,并根据该物理信息生成物理约束；基于物理约束,对芯片设计代码进行第二逻辑综合处理,以得到第二综合网表。

2021-10-08

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用于使用相关样本生成及高效统计模拟来计算时序良率及良率瓶颈的新颖方法

本发明公开用于确定参数时序良率及瓶颈的方法及设备的各种实施例,所述方法及设备通过设计中的集成电路芯片的共同时序弧考虑电路路径之间的相关性。时序弧延迟的蒙特卡罗样本经生成并用于计算时序良率且识别良率瓶颈。

2021-10-01

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时序模型的建立方法

本发明提供一种时序模型的建立方法。时序模型的建立方法包括：识别电路区块中的为边界路径的至少一第一受害路径；依据第一受害路径上的传输延迟以决定是否移除第一受害路径对应的第一侵略路径；查找电路区块中,扇出数大于一默认值的多个高扇出电路组件；依据各高扇出电路组件的连接位置来决定是否移除各高扇出电路组件；识别各高扇出电路组件对应的多条第二受害路径,依据各第二受害路径的传输延迟以决定保留或移除各第二受害路径对应的第二侵略路径。本发明的时序模型建立方法可降低时序模型的复杂度。

2021-10-01

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一种提高时序性能的布线方法及装置

本发明提供了一种提高时序性能的布线方法及装置,通过获取已完成布线的路径文件形成信号集；获取用户指定需要调整的信号；对信号集中所有信号的路径节点占用次数标记；第一次遍历信号集,对信号集中含有用户指定的信号,重新进行布线,布线完成后进行拥塞检查,如果存在拥塞,则开始下一次的迭代进行非初次遍历信号集布线,直到布线路径中无拥塞或达最大次数,布线终止。本发明在布线过程中对于用户指定的信号,直接设置关键度值,不再调用时序分析模块计算,有效提升了电路性能,加快布线速度。并且在信号遍历过程中,只对指定信号以及在对指定信号重新布线过程中产生的拥塞影响的点信号进行重新布线处理快速提高了时序性能。

2021-10-01

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一种考虑总线时序匹配的层分配方法

本发明涉及一种考虑总线时序匹配的层分配方法,本发明在层分配阶段充分考虑总线的时序匹配问题,提出了一种高效的考虑总线时序匹配的层分配器,该布线器基于以下3种有效的方法：1)在层分配前期工作中,采取了新的线网优先级算法；2)在布线结果进行层分配的过程中,结合了贪心策略的思想；3)一种局部调整线网长度的方法来控制线网的长度以控制偏差和减少溢出。本发明不仅能使总线的线长偏差有效地减少,而且在时间方面也有着较大的优化,从而得到一个高质量的总体布线结果。

2021-09-28

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